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ASIC 과 FPGA용 혼합 언어 시뮬레이션 분야의 선두 주자인 미국 Aldec사는 1984년 Dr. Stanley M. Hyduke에 의해 설립된 이후에 low density FPGA를 타겟으로 하는 entry level users들을 비롯하여 Assertion-based verification design 및 hardware-based acceleration처럼 high performance를 요구하는 user 까지 수용할 수 있는 다양한 HDL 검증 툴을 제공하고 있습니다.

이러한 검증 툴들은 세계적으로 3,000개 이상의 회사에서 사용되고 있으며 현재 한국에서는 대학교 및 중소기업들에서 많이 사용되고 있으며 오랜 경험 및 기술을 바탕으로 대기업에서도 그 Needs가 점차 증가되고 있습니다.

Aldec 사에서 제공되는 제품으로써는 윈도우 운영시스템상에서 FPGA/CPLD 및 ASIC design을 검증해주는 Active-HDL Simulator가 있고 윈도우 , 리눅스 및 유닉스 운영시스템상에서 FPGA/CPLDs 및 ASIC개발을 하고 있는 고객들로부터 사용되고 있는 Mixed VHDL, Verilog, SystemC, SystemVerilog and Assertion-based simulator인 Reviera가 있습니다 . 또한 Hardware Embeded Simulation 툴인 HES이 있습니다.

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active-hdl 2
riviera-pro 2



Active-HDL은 FPGA용 디자인 Simulator로써, VHDL, Verilog, SystemC 그리고 EDIF, C/C++와 SystemVerilog format을 지원합니다.

Active-HDL은 VHDL, Verilog, EDIF(netlist), 또는 Mixed-HDL(VHDL and Verilog and EDIF)을 Single Kernel에서 시뮬레이션 할 수 있습니다.

  Optimized Direct Compile Architecture를 사용 함으로서 최고의 성능과 우수한 기능(디버깅 환경)을 갖는 고성능의 HDL Simulator 입니다.  

 또한 HDE(HDL Editor),BDE(Block Diagram Editor), FSM(Finite State Machine)등의 Design Entry부분과 모든 FPGA, CPLD들의 library와 interface를 제공함으로써 보다 강력한 Design Verification 환경을 지니고 있으며, 복잡한 FPGA Flow를 Active-HDL 안에서 제어함으로써 FPGA전 단계를 구현하여 편리한 디자인 환경을 제공합니다.

Riviera는 고성능의 ASIC이나 수백만 GATE의 FPGA를 검증 할 때 Powerful하게 사용 됩니다.­

Riviera는 long time simulation시에 안정적인 OS인 Unix, Linux와 Windows NT 운영 체제와 다양한 소스형태의(VHDL, Verilog, C-Models and EDIF Netlists)을 사용할 수 있도록 지원 하고 있습니다.

 Riviera는 ASIC 이나 High Density FPGA 디자인을 검증할 때 컴파일, 시뮬레이션, 라이브러리와 소스 파일 관리를 Batch mode와 GUI(Graphical User Interface) mode에서 실행 할 수 있습니다.­

 모든 Riviera 프로 그램은 Command Line에서 제어 할 수 있으므로, 여러분의 디자인을 Automatic으로 검증 시에 유용 하게 사용 될 수 있습니다. 또한 Riviera는 Command Line에서 Interpreter 방식을 포함 하고 있어 Simulation 이나 Environment를 제어 할 수 있습니다. Mixed simulation은 디자이너가 IP Core를 사용 하거나 HDL module을 다양한 소스로 디자인 할 수 있도록 제공합니다.­

 Riviera는 여러 Interface Language를 지원 하고 있어, 3rd party EDA software products과 쉽게 Interface해서 사용 할 수 있습니다.


Codasip Studio

Codasip Studio is a highly automated, fully integrated, development environment covering all aspects of Application Specific Instruction-set Processor (ASIP) design. Starting with a high-level description of the processor written in CodAL(Codasip’s processor description language), users are able to generate the design implementation, verification environment, virtual system prototype, and complete programming tool chain.

In addition to its ASIP design capabilities, Codasip Studio includes powerful multiprocessor programming, debug and profiling - enabling the most complex ASIP-based designs to be managed with ease.

CodAL Processor Description Language

CodAL is a highly structured, hierarchal, C-like architectural description language for processor design. The language can describe a wide range of processor styles including RISC, CISC,

VLIW, and DSP.

In addition to supporting processor descriptions, CodAL is able to describe complex multi-processor environments including interconnect and peripherals.

Toolchain Automation­

Codasip believes in open standards and open formats and thanks to a unique software architecture we are able to automatically generate state of the art redistributable development tools based on LLVM, GDB, QEMU and much more.

The tool chain is generated from the ASIP’s CodAL model and includes full support for specialized ASIP extensions, complex SIMDs, and advanced latency aware compilation for VLIW architectures. Generation of the tool chain requires only the Instruction Accurate (IA) portion of the model, which is something that typically takes only a few days to create for an existing processor.

In addition to the tool chain a comprehensive profiling environment is generated to enable application profiling on the target architecture to determines parts best suited to acceleration with new instructions. As instructions are added profiling tools can be used to see how effective the changes have been.­


High performance RTL

Codasip Studio delivers a natural iterative approach to design, making it simple and easy to move from an algorithm to the complete ASIP implementation.

Advanced high level synthesis technology allows Codasip Studio to generate processors that exceed the performance of hand-optimized designs. The ability to add application specific instructions that are fully integrated into the processor architecture delivers performance well above traditional extensible processor approaches.


Seamless Verification

Codasip Studio generates a complete UVM verification environment for both automated processor validation, as well as integration with the SoC verification environment.

Additionally, Codasip Studio generates QEMU and OVP models of the processor, allowing development teams to run software on the ASIP platform well ahead of silicon availability.


Multiprocessor Support

As SoC’s become increasingly complex, even sub-systems often contain multiple processors working together to implement a single capability. To support the creation of these complex application specific subsystems, Codasip Studio includes a comprehensive set of tools for multiprocessor programming and debug.